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恒流源偏置消除电源电流尖峰的功率输出电路专利

专利号:201510519607.5

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专利名称:恒流源偏置消除电源电流尖峰的功率输出电路

技术领域:脉冲技术

IPC主分类号:H03K19/14

申请号:CN201510519607.5

公开日:2017-09-05

说明书

一种基于恒流源偏置消除电源电流尖峰的功率输出电路

技术领域

[0001] 本发明涉及一种功率输出电路,特别是一种基于恒流源偏置消除电源电流尖峰的功率输出电路。

背景技术

[0002] 在数字光电耦合器等器件的设计中往往需要设计矩形特性良好的带驱动能力逻辑输出电路。
[0003] 数字光耦合器基本工作原理是把红外发光器件和红外接收器件以及信号处理电路等封装在同一管座内的器件,输入电信号加到输入端发光器件LED上,LED发光,光接收器件接收光信号并转换成电信号,然后将电信号直接输出,或者将电信号放大处理成标准数字电平输出,这样就实现了“电-光-电”的转换及输出,光是传输的媒介,因而输入端与输出端在电气上是绝缘的,即所谓的电隔离。
[0004] 具体的,在功率型的数字光耦合器设计中,光接收器件输出的小信号经中间放大电路放大后通常会由一个功率输出电路进行功率放大,并输出标准的数字电平,以实现对一些功率型器件的隔离控制(本质是实现弱电电路控制强电电路)。功率输出电路的设计是整个光耦合器设计的一个重要方面。
[0005] 现有技术中,由双极工艺实现的数字光耦合器信号处理电路部分的功率输出电路广泛采用图腾柱输出电路实现,但是图腾柱输出电路往往存在开关速度慢和抗干扰能力低等缺点,不适应高速光耦合器应用需要。
[0006] 此外基于系统工作稳定性需求的原因,我们往往希望(1)功率输出电路矩形特性良好(适应数字控制需要);(2)并且功率输出电路的电源电流能保持相对稳定,不出现大幅度的过冲。

发明内容

[0007] 针对现有技术存在的上述不足,本发明的目的是提供一种开关速度快,抗干扰能力强,输出信号矩形特性良好,并且能够对电源电流尖峰进行抑制的功率输出电路。
[0008] 为实现上述目的,本发明采用如下技术手段:
[0009] 一种基于恒流源偏置消除电源电流尖峰的功率输出电路,其特征在于,包括第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4;第一晶体管Q1的基极是功率输出电路的输入端;
[0010] 第一晶体管Q1的集电极与第三晶体管Q3的基极相连接,连接电节点记为电节点a;第三晶体管Q3的集电极通过第二电阻R2与供电电源VCC相连接,第三晶体管Q3的集电极与第四晶体管Q4的集电极相连接,第三晶体管Q3的发射极与第四晶体管Q4的基极相连接,第三晶体管Q3的发射极与第四晶体管Q4的发射极之间接有第一电阻R1;第四晶体管Q4的发射极是功率输出电路的输出端;
[0011] 第一晶体管Q1的发射极与第二晶体管Q2的基极相连接,连接电节点记为电节点b;电节点b通过第五电阻R5与第五晶体管Q5的基极相连接,电节点b通过第六电阻R6与第五晶体管Q5的集电极相连接,第五晶体管Q5的发射极接地;
[0012] 第二晶体管Q2的集电极与所述功率输出电路的输出端相连接;第二晶体管Q2的发射极直接接地;
[0013] 第六晶体管Q6的基极与第七晶体管Q7的基极相连接,第六晶体管Q6的发射极通过第四电阻R4与供电电源VCC相连接,第七晶体管Q7的发射极通过第三电阻R3与供电电源VCC相连接,第七晶体管Q7的基极与第七晶体管Q7的集电极相连接,第七晶体管Q7的集电极通过恒流源模块I1接地;第六晶体管Q6的集电极与电节点a相连接;
[0014] 所述第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4和第五晶体管Q5为NPN型晶体管;所述第六晶体管Q6和第七晶体管Q7为PNP型晶体管。
[0015] 进一步的,所述第一晶体管Q1为肖特基箝位晶体管,所述第二晶体管Q2为肖特基箝位晶体管、所述第三晶体管Q3为肖特基箝位晶体管、所述第四晶体管Q4为肖特基箝位晶体管。
[0016] 更进一步的,所述第一晶体管Q1的发射区有效总周长为650μm,所述第二晶体管Q2的发射区有效总周长为650μm,所述第三晶体管Q3的发射区有效总周长为650μm,所述第四晶体管Q4的发射区有效总周长为650μm。
[0017] 相比现有技术,本发明具有如下有益效果:
[0018] (1)本发明中,由于放流电阻第一电阻R1的存在,可以在倒相时泄放存储电荷,使得电路平均传输延迟时间Tpd下降,因而具有能提高了电路工作速度的有益效果。
[0019] (2)本发明使用第五晶体管Q5,第五电阻R5,第六电阻R6组成的结构代替基本图腾柱电路的R12,具有抗干扰性能好有益效果。
[0020] (3)本发明采用恒流源作为有源偏置则可为输出管在转换瞬间提供较稳定的基极驱动电流从而具有能消除转换瞬间电源电流的尖峰大电流的有益效果。

附图说明

[0021] 图1为光耦合器光电检测电路框图;
[0022] 图2基本的图腾柱输出电路;
[0023] 图3为本发明的电路结构图;
[0024] 图4为功率输出电路电压传输特性
[0025] 图5为功率输出电路的电源电流情况
[0026] 图6采用恒流源偏置的功率输出电路电源电流情况
[0027] 图7为P+扩散保护环结构的SBD

具体实施方式

[0028] 下面结合附图和实施例,对本发明做进一步详细说明。
[0029] 光电耦合器是一种把红外发光器件和红外接收器件以及信号处理电路等封装在同一管座内的器件,输入电信号加到输入端发光器件LED上,LED发光,光接收器件接收光信号并转换成电信号,然后将电信号直接输出,或者将电信号放大处理成标准数字电平输出,这样就实现了“电-光-电”的转换及输出,光是传输的媒介,因而输入端与输出端在电气上是绝缘的,即所谓的电隔离。
[0030] 光电耦合器广泛应用于计算机及其外设接口、工控、电信、仪器仪表、数据总线、高速数字系统、数字I/O口、模/数转换、数据发送、单片机接口、电平转换、信号及级间隔离、脉冲放大、医疗设备等领域;甚至在电源技术的线性隔离、电量反馈、电流传感、电量变换等各个场合都有成功的应用,市场需求量持继增长,发展极其迅速。
[0031] 常见的光耦合器的光电检测部分电路框图如图1所示,电路主要由光电探测传感器,前置放大器、中间放大器、功率与逻辑输出部分和输出保护电路组成。
[0032] 功率与逻辑输出部分主要功能在于将中间放大器输出的小信号进一步进行功率放大,并且输出标准数字信号。
[0033] 由双极集成电路工艺实现的数字光耦合器光电检测部分电路部分的功率与逻辑输出电路(功率输出电路)广泛采用如图2所示的图腾柱输出电路实现,但是图腾柱输出电路往往存在开关速度慢和抗干扰能力低等缺点,不适应高速光耦合器应用需要。
[0034] 为了解决传统图腾柱输出电路往往存在的开关速度慢和抗干扰能力低等缺点,本发明设计了如图3的功率输出电路的拓扑结构,具体拓扑连接关系是:
[0035] 本发明功率输出电路的基本拓扑结构包括第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4;第一晶体管Q1的基极是功率输出电路的输入端;
[0036] 第一晶体管Q1的集电极与第三晶体管Q3的基极相连接,连接电节点记为电节点a;第三晶体管Q3的集电极通过第二电阻R2与供电电源VCC相连接,第三晶体管Q3的集电极与第四晶体管Q4的集电极相连接,第三晶体管Q3的发射极与第四晶体管Q4的基极相连接,第三晶体管Q3的发射极与第四晶体管Q4的发射极之间接有第一电阻R1;第四晶体管Q4的发射极是功率输出电路的输出端;
[0037] 第一晶体管Q1的发射极与第二晶体管Q2的基极相连接,连接电节点记为电节点b;电节点b通过第五电阻R5与第五晶体管Q5的基极相连接,电节点b通过第六电阻R6与第五晶体管Q5的集电极相连接,第五晶体管Q5的发射极接地;
[0038] 第二晶体管Q2的集电极与所述功率输出电路的输出端相连接;
[0039] 以上描述的还只是本发明的基本电路拓扑结构,不包括第六晶体管Q6,和第七晶体管Q7及其相关电阻。特别指出的是:电节点a可以通过一个偏置电阻与电源VCC相连接,即可克服图腾柱电路的固有缺陷,但是本发明在与电节点a连接偏置电阻处也做了进一步的改进,使得电路性能更优,这里我们先阐述电节点a直接通过一个偏置电阻与电源VCC相连接的情形,为了避免描述上的混乱,我们在这里把上述电路称为“本发明的基本电路拓扑结构”:
[0040] 具体的我们通过分析本发明基本电路结构与基本图腾柱输出电路的具体差异来阐述本发明电路工作情况,以及解决技术问题的基本思路:
[0041] (一)基本的图腾柱输出电路在输出端从高电平向低电平转换的瞬间,从电源流经R13,M3,M2,二极管中有瞬态大电流流过,因而二极管的PN结中回储存大量的电荷,由于线路上没有泄放回路这些电荷只能靠管子自身复合而消失,这必将影响到电路的开关速度。
[0042] 本发明中的输出电路采用了由第三晶体管Q3和第四晶体管Q4组成的结构作为高电平输出级,并添加放流电阻R1。由于VCB4=VCE3>0,其中VCB4是第四晶体管Q4的集电极与基极之间的电压差,VCE3第三晶体管Q3集电极与发射极之间的电压差,因此第四晶体管Q4不会进入饱和区,第四晶体管Q4导通时基区的存储电荷大大的减少,而且由于放流电阻第一电阻R1的存在,可以在倒相时泄放存储电荷,使得电路平均传输延迟时间Tpd下降,因而提高了电路的工作速度;此外,达林顿管射随器的电流增益大,输出电阻小增大了电路高电平输出时的负载能力。
[0043] (二)基本的图腾柱输出电路低电平输出管的基极回路由电阻R12构成。当M1管刚开始导通,M1管的集电极电位开始下降,而此时M2尚未导通这使得电路不能即时的输出低电平,电路的抗干扰能力下降。再者由于R12的存在,分走了部分M2管的基极驱动电流,使电平下降时间延长。
[0044] 为了解决这些问问题,本发明的输出电路使用第五晶体管Q5,第五电阻R5,第六电阻R6组成的结构代替基本图腾柱电路的R12。由于R5的存在才使得Q5管比Q2管晚导通,所以Q1管的发射极电流全部灌入Q2管的基极,使得Q2管和Q1管几乎同时导通,改善了电路传输特性的矩形性,提高了电路的抗干扰性能,而当Q2管饱和后Q5管也逐渐导通并进入饱和,对Q2管进行分流,使Q2管饱和度变浅。由于Q5管浅饱和,超量存储电荷减小,因而Q2管推出饱和的速度得到提高。在截止的瞬态,由于Q5管的基极没有泄放回路,完全靠复合消除存储电荷,所以Q5管比Q2管晚截止,使Q2管有一个很好的泄放回路而很快的脱离饱和,提高了电路的工作速度,因此本发明不仅提高了电路的抗干扰能力而且提高了电路速度。
[0045] 同时由于这种结构对温度变化和工艺上β的离散性都有一定的自调整作用,这种自调整作使得Q2管的饱和深度比较稳定,改善了电路的瞬态特性和负载能力的温度特性,减少了工艺离散性对电路特性的影响。
[0046] (三)图4为通过cadence仿真得出的本发明功率输出电路电压传输特性。通过对电压传输特性的分析我们可以清楚的看到通过合理的设置电节点a点的静态工作点Q(此处设计为1.6V左右,该静态工作点离转折区有0.3V的距离),当无信号输入电路工作在静态时输出低电平为0.35V,当前级负向脉冲到达时输入电压低于1.3V电路输出高电平27V以上。
[0047] 但是该功率输出电路的基本拓扑结构也存在一个显著的缺点,我们用一个偏置电阻将电节点a与电源正极VCC接通后(输出电路的基本拓扑结构线路完整),进行仿真分析发现:当周期为40us的输入触发信号到来时电源电流会有一个比较大的过冲,如图5所示在输入触发信号从高电平向低电平转换瞬间电源电流出现一个33.07mA的尖峰,当输入触发信号从高电平向低电平转换瞬间电源电流出现一个204.4mA的尖峰。
[0048] 为了克服上述缺陷,本发明所提出的解决方案是:采用比例电流源作偏置代替偏置电阻。具体拓扑结构为:
[0049] 第六晶体管Q6的基极与第七晶体管Q7的基极相连接,第六晶体管Q6的发射极通过第四电阻R4与供电电源VCC相连接,第七晶体管Q7的发射极通过第三电阻R3与供电电源VCC相连接,第七晶体管Q7的基极与第七晶体管Q7的集电极相连接,第七晶体管Q7的集电极通过恒流源模块I1接地;
[0050] 第六晶体管Q6的集电极与电节点a相连接;
[0051] 所述第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4和第五晶体管Q5为NPN型晶体管;所述第六晶体管Q6和第七晶体管Q7为PNP型晶体管。
[0052] 分析输出管在输入触发信号高低电平转换瞬间的工作情况可以知道,当触发信号电平转换时输出管状态瞬间从截止变为饱和导通(以下降沿来临时的上管为例),在此瞬间功率管必然通过电节点a与电源VCC之间的偏置电阻抽取电流以提供基极驱动电流,这必然造成电源电流在极短的转换时间内产生一大的尖峰电流,待输出管状态稳定后此尖峰电流也随之消失。而本发明采用恒流源作为有源偏置则可为输出管在转换瞬间提供较稳定的基极驱动电流从而消除转换瞬间电源电流的尖峰大电流。
[0053] 如图6所示,采用该结构后电源电流过冲有所改善,输入信号从高电平向低电平转换瞬间电源电流过冲基本消除,但输入信号从低电平向高电平转换瞬间仍存在一较大的179.9mA的尖峰脉冲。
[0054] 此外为了适应功率型光耦电路对输出驱动能力和速度的要求,我们在此电路结构的基础上对输出功率管Q1,Q2,Q3,Q4进行了专门的设计。需要指出的是本发明可采用成熟的双极型集成电路工艺制造,使用时与光耦合器光检测电路的其他信号处理电路集成在同一单片上。
[0055] 为了提高电路的工作速度我们用SCT(肖特基箝位晶体管)代替可能饱和的一般晶体管,SCT中的SBD(肖特基势垒二极管)可以使晶体管的VBC位在SBD的导通电压上,避免了晶体管进入深饱和状态,使存储电荷下降,电路速度加快。
[0056] 对SCT的设计中最主要的是对SBD的VMS以及SBD的面积和击穿电压的设计,此外发射区的有效总周长也是重要参数。
[0057] 1)SBD面积的设计
[0058] 由基本理论有SBD两端的电压为:
[0059] VMS(IF)=VDF(IF)+IFrs        (1)
[0060] 也即是VMS(IF)与SBD的导通电流、导通电压以及SBD的串联电阻有关,而SBD的串联电阻与SBD的面积有关,所以SBD的设计主要是在给定VMS(IF)和IF的情况下设计SBD的面积。由SBD的V-I关系有:
[0061] I=IDS[exp(V/Vt)-1]
[0062] (2)
[0063] IDS为反向饱和电流可表示为:
[0064]
[0065] 式中R*为有效里查森常数,室温下N-Si的R*为112A/cm2·K2,T为绝对温度表示的结温, 为金属与半导体之间接触势垒高度,数值因金属与半导体不同而异,Al-Si形成的SBD其 为0.7V。
[0066] 从式2,3可以看出即是在满足一定的ID下求得恰当的SBD面积和形状来满足对VMS的要求。
[0067] 2)击穿电压的设计
[0068] SBD的击穿电压大小与SBD的结构有很大关系。一般常用的SBD有三种结构,在进行电路设计时可根据耐压的要求选用相应的结构。
[0069] 在本设计中考虑到电路工作电压范围比较宽(10V-30V),为了保证电路在各种工作电压下稳定工作我们采用三种结构中BV最大的一种结构:P+扩散保护环结构,如图7所示,这种结构使电场集中的情况得到缓和,防止漏电流带来的不稳定性,而且BV基本上由N-Si掺杂浓度决定,其BV≥25V,但面积和寄生电容都增大了。
[0070] 3)发射区的有效总周长的设计
[0071] 由于发射极电流的“电流集边”效应,使得晶体管的最大工作电流Iemax正比于有效发射极周长,而与发射区面积大小几乎无关,功率管的有效发射区周长可按式4计算:
[0072]
[0073] 对于该工艺中的NPN管一般取:
[0074] αE=0.05~0.16mA/μm(小信号放大)
[0075] αE=0.16~0.40mA/μm(大信号放大)
[0076] 由于功率管需要输出大幅度的逻辑电平信号,所以我们取αE=0.2mA/μm。由电路原理分析,各功率管最大瞬态电流ICmax可达到130mA左右,故容易得到:
[0077]
[0078] 4)功率管之间连接线宽度的设计
[0079] 金属膜互连线主要用于传输大电流密度的地方。由于铝具有导电性能好,与硅和SiO2粘附性好,能与硅形成良好的欧姆接触,易于加工,合金温度低等优点,所以一般集成电路都选用铝膜作内连线。
[0080] 在设计互连线的铝条图形时,除考虑连通电路和设计规则规定的最小尺寸(包括最小铝条宽度和铝条间距,与电极孔的最小覆盖等)限制外,还应注意长引线的电阻、大电流密度的限制、Si-Al互熔等几个问题,特别对于功率晶体管连接Al线一定要保证有足够的宽度。
[0081] 电流太大会引起铝膜结球,即使电流不太大,长时间较大电流通过铝条,会产生铝的“电迁移”现象,即铝离于从负极向正电极方向移动。结果在铝连线一端产生晶须,另一端则产生空洞,严重时甚至断路。GJB597A规定,流经纯铝膜的电流密度为
[0082] J≤5×105A/cm2=5mA/μm2          (5)
[0083] 在设计流经大电流的地线和电源线时,一定要保证铝条有足够的宽度。一般情况下铝膜的厚度tAl=(1.2±0.2)μm,这里我们取铝膜厚度为1.2μm根据电路设计要求功率管连线必须承受100mA以上的电流,可以计算出铝膜最窄宽度为:
[0084] 最后我们阐述四个功率管的布局:
[0085] 在IC中,晶体管的图形、电阻的阻值以及它们的位置都是出光刻掩模版决定的,产品的质量、成品率在很大程度上也取决于它。要使设计出来的版图在现有工艺水平下取得最好的效果,应根据电路原理,充分了解各元件的情况和它们对电路参数的影响,合理的对各元件进行布局,而要完成布局工作首先必须根据电路原理合理地划分隔离区。
[0086] 每个隔离区对整个版图来说可作为一个单元,在版图中调动位置时,可作为一个整体,每个隔离区个的内容完全可以独立设计。一般来说,每个晶体管各单独占一个隔离区,但对共集电极的NPN管(或共基极的PNP管)则可共用一个隔离区;几个基区电阻可以共用一个隔离区,但因为电阻岛的形状往往由晶体管的布图决定,为了整个布图的合理,不一定所有的电阻都故人一个隔离岛,而有的电阻则可和晶体管放在一个隔离区内,以有利于布局和节省面积;各个压焊点也要有单独的隔离岛,以防止压焊点之间发生短路,这样,即使每个压焊点下的氧化层都存在缺陷,造成Al层与下边的外延层相通,也不会造成压焊点之间短路。
[0087] 在本设计中由于Q4,Q2是集电极相连NPN管,所以可以共用一个隔离岛。电路共划分为四个隔离岛(压焊块除外)。也即是Q4,Q2共用一个隔离岛,Q1,Q3各占一个隔离岛,R1,R2,R3,R4共用一个隔离岛。
[0088] 版图设计时要特别重视对称元件的设计。为了更好地消除热梯度、材料的不均勾及工艺等对于对称性的不利影响,应当仔细做好热平衡的设计,以使要求对称的元件处于温度分布完全一样的条件下,在本发明中我们把输出级功耗较大四个功率管放在芯片一端中心线的两侧。
[0089] 最后说明的是,以上实施例仅用以说明本发明的技术方案而非限制,尽管参照较佳实施例对本发明进行了详细说明,本领域的普通技术人员应当理解,可以对本发明的技术方案进行修改或者等同替换,而不脱离本发明技术方案的宗旨和范围,其均应涵盖在本发明的权利要求范围当中。

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1:专利变更应当使用专利局统一制作的“著录项目变更申报书”提出。

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